Chiplet时代到来，Die-to-Die接口成新挑战
发布时间：2021-10-29 13:56:17 所属栏目：通讯 来源：互联网
导读：在 IO 访问这样的应用中，为了灵活性和效率，数字处理存在于 IO 功能之外的一个单独的模块中（IO示例可以是电子SerDes、光学、无线电、传感器或其他），通常没有一致性要求，对链接延迟更宽容。在这些情况下，IO 流量通常通过标准协议路由，如 AXI 接口。 类
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在 IO 访问这样的应用中，为了灵活性和效率，数字处理存在于 IO 功能之外的一个单独的模块中（IO示例可以是电子SerDes、光学、无线电、传感器或其他），通常没有一致性要求，对链接延迟更宽容。在这些情况下，IO 流量通常通过标准协议路由，如 AXI 接口。
类似情况如 GPU 和连接到 CPU 集群的一些异构计算类的加速器这样的并行架构，可能只需要IO一致性（如果加速器Die没有缓存），或者根本不需要一致性，如下图所示。
链路错误也是一大重要关注的点。为了避免因链路错误导致数据损坏，进而对系统运行造成灾难性影响，Die-to-Die链路必须实现允许错误检测和纠正的功能。根据系统要求和原始 PHY BER，有两个主要选项可用于检测和纠正传输错误，这些选项可单独使用或结合使用：
与错误检测功能结合的重试机制能够纠正所有检测到的传输错误。一个错误检测码，如奇偶校验或循环冗余检查 (CRC) 码被添加到发送的数据，以便接收端可以验证接收的数据，在检测到错误时，请求重新发送数据。
前向纠错 (FEC) 是与数据一起传输的更复杂的代码，能够检测和纠正错误位。根据 FEC 算法的复杂度，检测和纠正的错误数量可能更高。只是，FEC 编码和解码的延迟增加了复杂性。
与其他芯片到芯片链路一样，Die-to-Die链路的协议栈可以分割成与开放系统互连 (OSI) 模型栈定义一致的不同协议层，如下图所示。PHY 层由物理介质无关 (PMA) 和物理介质相关 (PMD) 组成。PHY 层处理与通道的电气接口。逻辑层位于 PHY 层的上方，将 PHY 层的信令特性与链路层隔离，辅助数据流构建和恢复。当他们在一起定义和验证时，每一层都会得到优化，即使每一层都有预定义的接口。
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